Лекция №3 “Языки описания аппаратуры, часть 2“

Добро пожаловать на курс лекций “FPGA для начинающих“. На третьей лекции мы более подробно поговорим про язык SystemVerilog. А также научимся писать базовые RTL-модули. План лекции: - Разбор синтезируемых конструкций SystemVerilog - Примеры модулей (мультиплексор, демультиплексор, выделитель фронта, RAM, FIFO, FSM) - Основные несинтезируемые конструкции SystemVerilog (работа со временем, функции и таски, очереди и mailbox) Слайды: Модули, рассмотренные на лекции: Вебинар-версия лекции с вопросами/ответами в комментариях и живым общением после лекции на Twitch: Страница курса: